替代SRAM，新弃取！

（原标题：替代SRAM，新弃取！）

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几十年来，超快且易失性的SRAM一直被用作高性能商量架构中的镶嵌式缓存，它位于多级（L1、L2、L3……）分层系统中非凡采集处理器的位置。它的作用是存储常用数据和指示以便快速检索，其中 L1 是整个缓存中最快的。SRAM 位密度延长速率仍是放缓一段时候了，位单位越来越多地受到待机功率问题的困扰。

自旋轨说念扭矩 (SOT：spin-orbit torque) MRAM 内存处理有筹算具有多项上风，举例待机功耗低、GHz 级切换或写入速率、可忽略不计的知道、简直无穷的耐用性、高可靠性和可延长性。出于这些原因，业界越来越多地将SOT-MRAM视为镶嵌式终末一级缓存内存诳骗中 SRAM 的有出息的替代品。

SOT-MRAM 存储确立的基本构造块是磁纯正结 (MTJ)，它由夹在两个铁磁层 (CoFeB 基) 之间的薄介电层 (MgO) 构成。其中一个铁磁层具有固定 (或固定) 磁化，而另一层具有沿 z 轴开脱旋转的磁化。铁磁层的磁化标的不错垂直于或平行于层平面，分又名为垂直 MTJ 和平面内 MTJ。

通过在 MTJ 中施加电流并测量结的纯正磁阻 (TMR)，不错读出SOT-MRAM 存储器位单位。TMR 不错是高或低，具体取决于开脱层和固定层的磁化相对标的（即平行 (1) 或反向平行 (0)）。

图 1 ：MRAM TMR 读取操作的一般旨趣（上绿色 = 固定层，下绿色 = 开脱层；蓝色 = MgO 电介质层；i = 读取电流）。

通过将自旋极化电流注入 MTJ，通过自旋轨说念互相作用切换开脱层的磁化，不错写入存储单位。电流注入发生在 MTJ 下方的横向位置，通过相邻的 SOT 层（或 SOT 轨说念）——每每是钨等重金属。因此，读取和写入旅途是分手的，以确保可靠的操作。恰是在这种写入操作中，SOT-MRAM不同于 STT-MRAM，后者是另一种 MRAM 类型，其中写入电流垂直注入 MTJ。在 STT-MRAM 写入操作时间，大都电流穿过 MgO 樊篱。

首先进的 SOT-MRAM

频年来，存储器社区在斥地 SOT-MRAM 时刻方面取得了要紧进展。Imec也通过打破性的纠正为这一最初作念出了孝敬。继 VLSI 2018 初次公斥地布后， imec呈文了渐进式革命，以处理缓存诳骗说念路上的重要挑战。

到目下为止，首先进的 SOT-MRAM 单个器件的开关速率已在 300 毫米晶圆上得到演示。遴荐垂直 MTJ 磁化被以为是提高微缩后劲的进军一步。

此外，通过在写入操作时间排斥对外部磁场的需求，SOT-MRAM 的时刻就绪水平也得到了擢升。需要这么的磁场来确保笃定性的磁化切换。莫得外部磁场会导致写入操作不行靠，写入得手率为 50%。

从制造的角度来看，在居品层面上，使用外部磁场操作存储确立是不行行的。因此，斥地无场 SOT-MRAM 确立时刻大势所趋。

Imec 通过将平面内磁性层手脚 SOT 轨说念的一部分，展示了一种无场切换步履。该磁性层引起的平面内场取代了外部磁场的作用，增强了该时刻的实际适用性。

他们还建议了一些处理有筹算来镌汰与切换开脱层磁化所需的高注入电流相干的动态功耗。在 IEDM 2022 上，imec 展示了一种在写入操作时间使用电压门缓助的步履，从而镌汰了切换的能量势垒。电压门缓助步履还不错减少位单位面积，使其对高密度 SRAM 应器具有诱惑力。

通过缩放 SOT 轨说念的尺寸，不错进一步改善开关能量。在传统的 SOT-MRAM 瞎想中，底层 SOT 轨说念占用的面积大于实际 MTJ 柱占用面积，以提供饱和的裕度来进行相同工艺限定。但这会导致能量浪掷，因为部分注入电流会流到 MTJ 区域除外。

在 IEDM 2023 上，imec 展示了不错将 SOT-MRAM 确立延长到极限，使 SOT 轨说念和 MTJ 柱具有可比的占用面积：这是齐全大位单位密度的里程碑。关于这些单个确立，展示了低于每位 100 飞焦耳的开关能量和突出 10 15 次编程/擦除周期的耐用性。

SOT-MRAM的下一步

天然仍是齐全了切换速率和持久性等重要规格，但再行瞎想材料堆栈带来了进一步优化性能和可靠性参数的契机，举例保留率、BEOL 兼容性、对外部磁影响的鲁棒性和写入失误率 (WER)。WER 是一个重要的可靠性问题，指的是施加写入电流时铁磁开脱层不切换的概率。

此外，天然讨论责任东要聚积在器件纠正上，但齐全工业诳骗的重要一步是大限制SOT-MRAM 器件的大阵列集成。在这些阵列演示器中，好多存储位单位目下引诱到底层电路，该电路包含提供读写窥察并将电流和电压传入和传出位单位的晶体管。

器件纠正和阵列集成都将使该时刻更接近现实全国的规格。处理整个这些问题每每波及在不同参数之间进行量度。

imec 最近在 2024 VLSI 和 IEDM 上展示的责任要点是通过集成优化和材料及器件再行瞎想尽可能地纠正它们——由模拟维持。这项责任追忆如下。

在 IEDM 2024 上，imec 建议了一种用于 MTJ 的革命复合开脱层，从而不错更可靠地切换 SOT-MRAM 确立。这种新式开脱层堆栈由合成反铁磁 (SAF) 结构制成，即两个铁磁层通过 Ru 层反铁磁耦合。然后，该系统与传统的 CoFeB 层集成在沿路，用于 TMR 读出。这种新式堆栈允许孤苦优化 TMR（关于读取操作至关进军）和 SOT 切换操作（为进一步提高写入操作的扫尾提供了阶梯）。

图 2 – （左）传统 MTJ 堆栈暗示图，以及（右）具有基于 SAF 的开脱层 (FM1/Ru/FM2) 的 MTJ 堆栈暗示图。SAF 结构的顶部开脱磁性层 FM2 与 CoFeB/MgO 铁磁耦合，以便使用 TMR 电读出 SAF（如 IEDM 2024 中所述）。

遴荐这种复合开脱层的 SOT-MRAM 器件发达出更好的 WER ，初次达到 10 -6的想法规格。与遴荐传统开脱层的器件比较，数据保留率从 ?~50 提高到 ~90。在读出方面， TMR不错进一步扩大，而不会影响 SOT 开关活动。此外，复合开脱层可承受高达 400°C 的温度，同期保捏其磁性，使其与 BEOL 处理兼容。SAF 开脱层还使 SOT-MRAM 器件对外部磁扰动的明锐度镌汰。

在这项责任中，imec 讨论东说念主员使用微磁模拟来教唆材料堆叠瞎想，从而赢得最优扫尾。模拟和实验的衔尾关于鼓励 SOT-MRAM 时刻至关进军。

图 3 – 具有基于 SAF 的开脱层的 SOT-MRAM 器件的 TEM 横截面图像

MRAM 确立的操作王人备由电限定，但外部磁场很容易攻击确立性能。这一可靠性问题激励了各人范围内对磁场抗扰度的更鄙俚窥察。该讨论旨在更好地了解其中的机制，并教唆 MRAM 瞎想以纠正保护。此外，正在制定与诳骗相干的程序，以限定 MRAM 对磁场的鲁棒性，指定在何种磁场强度下存储的数据仍受保护。

在 IEDM 2024 上，imec 提供了第一个实考据据，标明外部磁场的强度和标的都会对 MRAM 器件的主动写入磁抗扰度产生负面影响，发达为WER 的恶化。这项讨论是在 STT-MRAM 器件上进行的，但主要论断展望也适用于 SOT-MRAM 器件。实验包括以多样角度将外部磁场（4 到 40mT 之间）施加到垂直 MTJ 堆栈并测量对 WER 的影响。在特定的外部磁场角度下，在低至 10mT 的场下仍是不雅察到写入可靠性的显赫镌汰。

实验扫尾不错得手地与早期的表面发现相干起来。这些见解将匡助瞎想东说念主员斥地出在实际诳骗中不易受到角度相干 WER 恶化影响的 MTJ 堆栈。

剩下的一步是确认将优化的 SOT-MRAM 器件与逻辑电路沿路集成到大型阵列中的可行性。在 VLSI 2024 上，imec 初次展示了一个功能阵列，该阵列可手脚表征多样 SOT-MRAM 建树的平台，这些建树已被确认在确立级别启动精采。该阵列用途更鄙俚，因为它还可用于表征 STT-MRAM 。

图 4 – SOT CMOS 阵列图像

举例，Imec 已使用阵列来表征通过减小 SOT 轨说念尺寸而将其尺寸放松到极限的 SOT-MRAM 器件。如上所述，这些器件在器件级启动精采，骄横出开关能量和持久性的改善 。器件集成工艺进程章程在造成 MTJ 柱之后对 SOT 轨说念进行图案化。在尺寸极其微弱的器件中，SOT 轨说念宽度减小到柱子的直径，柱子的侧壁很容易在连气儿的 SOT 图案化身手中骄横和损坏。Imec 的讨论东说念主员建议了一种新颖的集成处理有筹算来处理该问题。他们标明，使用 SiN 和 AlO x对 MTJ 柱进行双重封装，不错在 SOT 模块工艺身手时间保护结构，而不会影响重要性能参数，举例阵列级的读取窗口。

图 5 – 垂直 SOT-MRAM 集成的工艺进程，遴荐双 SiN + AlO x封装

将 MRAM 器件集成到大型阵列中会加多复杂性：整个这些数千以致数百万个位单位必须对外围电路中拯救操作的晶体管作念出疏通的反馈。Imec 目下正在探索使这些器件更不易变的旋钮。

图 6 – 基线（玄色）和顶点缩放（红色）SOT-MRAM 确立的 SEM 顶视图和 TEM

论断

SOT-MRAM 器件已被笃定为在末级缓存诳骗中替代 SRAM 的潜在候选器件。Imec 处理了一些剩余的挑战，使该时刻更接近实际规格。MTJ 材料堆栈的再行瞎想使器件级切换愈加可靠，况且对外部磁场的影响具有更大的鲁棒性。磁抗扰度的补充讨论揭示了奈何保护器件免受外部磁场影响的灵验见解。终末，功能阵列的演示为工业诳骗之路确立了里程碑。

https://www.imec-int.com/en/articles/bringing-sot-mram-technology-closer-last-level-cache-memory-specifications

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